عن المشروع

Digital هو مصمم ومحاكي منطق رقمي مجاني ومفتوح المصدر مصمم للتعليم. يوفر واجهة رسومية لبناء ومحاكاة الدوائر، مع ميزات تشمل: - تصور حالات الإشارة باستخدام رسوم القياس. - وضع البوابة الواحدة لتحليل التذبذبات. - تحليل وتوليف الدوائر التوافقية والتسلسلية. - إنشاء حالات الاختبار وتنفيذها للتحقق من الدوائر. - العديد من الأمثلة، من القلابات الأساسية إلى وحدة معالجة مركزية كاملة أحادية الدورة تشبه MIPS. - محرر آلة الحالة المحدودة (FSM) الذي يمكنه إنشاء جداول انتقال الحالة والدوائر. - مكتبة من الدوائر المتكاملة الشائعة من سلسلة 74xx. - دعم الدوائر العامة (المعلمة). - أداء عالٍ: يمكن للمعالج المثال أن يعمل بتردد 120 كيلوهرتز. - قابلية التوسع: يتعامل مع الدوائر الكبيرة مثل لعبة Conway's Game of Life بحوالي 2400 مكون. - مكونات Java مخصصة معبأة كملفات JAR. - واجهة TCP بعيدة بسيطة للأدوات الخارجية مثل بيئة تطوير Assembler IDE. - أوصاف مكونات VHDL وVerilog (تتطلب ghdl أو Icarus Verilog). - التصدير إلى VHDL/Verilog والدعم المباشر للوحات BASYS3 وTinyFPGA BX. - تصدير ملفات JEDEC لـ GAL16v8 وGAL22v10 وATF150x CPLDs. - تصدير SVG، بما في ذلك نسخة متوافقة مع LaTeX/Inkscape. - لا يوجد كود قديم، تغطية اختبار جيدة (~80%). التوثيق متاح باللغات الإنجليزية والألمانية والإسبانية والبرتغالية والفرنسية والإيطالية والصينية المبسطة. المشروع قيد التطوير النشط ويرحب بالمساهمات عبر مشكلات GitHub وطلبات السحب.